Rise AI IPCreate – nền tảng thiết kế mức cao có AI cho chip

Rise Design Automation, Inc. là công ty EDA đặt tại Pleasanton, California, do đồng sáng lập kiêm CEO Badru Agarwala điều hành, người từng phụ trách bộ phận Calypto Systems tại Mentor Graphics. Công ty hướng tới nâng thiết kế chip lên trên mức RTL để đội phần cứng đi từ đặc tả đến bản hiện thực đã kiểm chứng nhanh hơn nhiều.

Nền tảng Rise AI IPCreate chuyển đặc tả có cấu trúc, thuật toán hoặc mã mức cao sẵn có thành mô hình HLS bằng C++, SystemC hoặc SystemVerilog. Sau đó, Rise High-Level Platform mang tính tất định tổng hợp ra RTL tối ưu PPA, có xét đến công nghệ, kèm môi trường kiểm chứng tương ứng. Lớp điều phối chạy việc sinh module và testbench, mô phỏng và khảo sát không gian thiết kế theo vòng lặp Đề xuất – Đánh giá – Quyết định dựa trên PPA đo được, còn Optimization Agent phân tích biên Pareto. Nền tảng không phụ thuộc mô hình AI và tích hợp hls4ml, OpenROAD để nhập mô hình ML và ước lượng đặt – đi dây.

• Sinh mô hình HLS từ đặc tả: chuyển đặc tả, thuật toán hoặc mã sẵn có thành mô hình HLS bằng C++, SystemC hoặc SystemVerilog.
• Tổng hợp mức cao: tạo RTL tối ưu PPA kèm môi trường kiểm chứng tương ứng.
• Điều phối vòng kín: vòng Đề xuất – Đánh giá – Quyết định chỉ chạy lại bước lỗi dựa trên chẩn đoán của công cụ.
• Optimization Agent: khảo sát không gian thiết kế và phân tích biên Pareto theo mục tiêu người dùng.
• Cơ sở tri thức chuyên ngành: IP và kinh nghiệm cho tính toán, tăng tốc AI, xử lý ảnh và tín hiệu.
• Tích hợp mở: không phụ thuộc mô hình AI, hỗ trợ hls4ml cho mô hình ML và OpenROAD cho ước lượng vật lý.

Startup chip Việt Nam có thể chuyển thuật toán xử lý ảnh thành khối tăng tốc AXI mà không phải viết RTL thủ công. Chương trình đào tạo thiết kế chip ở đại học có thể dạy thiết kế phần cứng từ mô hình C++ với kiểm chứng nhanh. Công ty dịch vụ thiết kế có thể khảo sát nhiều phương án PPA cho IP xử lý tín hiệu của khách hàng trong vài ngày.

Công ty cho biết kiểm chứng ở mức cao chạy nhanh hơn mô phỏng RTL từ 30 đến 1.000 lần và dự án rút ngắn từ nhiều năm xuống vài tháng. Ước lượng tổng hợp RTL sai lệch trong khoảng 10% so với công cụ tổng hợp sản xuất, nên có thể quyết định kiến trúc từ sớm. Tổng hợp mức cao hoàn tất trong vài giây, cho phép so sánh hàng chục đến hàng trăm phương án thiết kế. Kết quả minh bạch, chỉnh sửa được và có script tái lập.

Bộ tăng tốc tùy biến cho AI, thị giác và xử lý tín hiệu ngày càng nhiều, nhưng thiết kế và kiểm chứng ở mức RTL vẫn chậm. Tổng hợp mức cao kết hợp AI tạo sinh đang nổi lên như cách nâng năng suất cho đội phần cứng nhỏ. Lực lượng kỹ sư thiết kế chip mới của Việt Nam, thường mạnh về phần mềm hơn RTL, có thể hưởng lợi từ quy trình bắt đầu bằng C++ hoặc SystemC.

Đặt tại Pleasanton, California. Đồng sáng lập kiêm CEO Badru Agarwala có 40 năm trong ngành EDA, từng điều hành bộ phận Calypto Systems tại Mentor Graphics và đồng sáng lập Axiom Design Automation. Công ty ra mắt tại DAC 2025 và tham gia Microsoft for Startups Founders Hub.